一、背景：千瓦级AI芯片的供电挑战
AI算力芯片功耗持续攀升：H100为700W，B200达1000W，GB300超级芯片2800~3300W，下一代RubinUltra按公开路线图估算为3600W。核心供电轨参数相应恶化：电压低至0.7~0.8V，持续电流1000A以上，峰值电流超过2000A，负载瞬态电流变化率（di/dt）达1000A/μs；APEC2026已将3000A列为下一代供电参考平台的设计目标。
传统水平供电架构（LPD）中，VRM模块位于板边或芯片四周，电流经PCB铜箔横向传输至BGA焊球。该架构在千安级电流下面临三项物理约束：
其一，PDN直流阻抗。分立横向方案典型值为90~140μΩ（TSMCAPEC数据），1000A电流下产生数十毫伏压降与约50W传输损耗，按I²R定律损耗随电流平方级放大。
其二，瞬态响应。多相Buck各相电感相互独立，长走线寄生电感大，微秒级负载跳变引发电压跌落并触发欠压保护；传统方案需配置约1850μF输出电容（TDK仿真数据）。
其三，空间与焊球资源。供电相数随功耗激增——英伟达GPU从V100的16相提升至B200的60相以上，封装外围留给供电元器件的PCB面积日趋紧张；当供电所需焊球面积接近芯片面积（H100die约814mm²）时，横向供电无法继续扩展（TSMCAPEC材料）。
垂直供电（VPD，VerticalPowerDelivery）将电源模块置于处理器封装正下方，电力经垂直路径传输，从架构层面消除上述约束。
图1：LPD水平供电与VPD垂直供电路径对比示意图
二、VPD的实现方式
垂直供电并非全新概念，但其工程实现随AI芯片功耗与电流的快速攀升，已从技术预研进入产业化阶段。按集成深度，行业将VPD划分为近芯供电（near-chip）技术谱系的三个阶段。
2.1架构形态：near-chip技术谱系
其一，PCB-VPD（背面垂直模块）：电源模块直接焊于处理器主板背面、正对芯片投影区，芯片封装无需重新设计，可兼容现有服务器供应链，整机改造压力最小，是当前推进最快的方案。
其二，SIVR（封装基板集成稳压器）：将调压电路集成于芯片封装基板，供电路径较PCB-VPD更短、性能更优，但要求芯片、基板、电源厂商深度协同，供应链复杂度更高，代表中长期演进方向。
其三，In-PackageIVR（封装内集成稳压器）：调压电路与硅电容直接嵌入芯片封装内部，供电路径最短、性能理论最优，但对封装良率、散热与器件可靠性要求苛刻，现阶段面向高端定制算力。
工程上已有若干主流实现形态与之对应：PCB背面供电（BVM）即对应PCB-VPD；合封电源（Co-packagedPower，如Vicor分比式架构）依托48V母线直达封装近端，由电流倍增器（K=48）在紧贴芯片处降压、电流增益超40倍，VicorGTM模块电流密度超3A/mm²、厚度1.5mm、持续电流650A、峰值1200A，对应SIVR/IVR路线；垂直供电转接板（如谷歌VPM）为当前量产验证最充分的形态。
2.2产业化脉络
英特尔2012年完成FIVR（全集成稳压器）研发，2013年随Haswell处理器量产，将调压器集成进CPU封装内部，是IVR的重要工程实践；Vicor于2019年与京瓷合作开发面向AI处理器的合封电源方案。直至AI芯片功耗与电流快速攀升、旧架构难以为继，垂直供电才迎来真正的产业化契机。
2.3典型实现：谷歌VPM垂直供电模组
谷歌在APEC2024/2026披露的VPM采用双层结构：上层电源板承载功率级，电感嵌入厚PCB；下层电容板布设BGA焊球阵列，与ASIC封装焊球一一对应，经表面贴装与主板实现垂直堆叠。第一代产品参数：24相，尺寸33×38×7.5mm，持续电流1000A、峰值1300A，电流密度1A/mm²，功率密度1300W/in³，采用48V→6.75V→0.8V两级变换。
配套工艺要点包括：以HDI铜填微孔（μVIA）并联替代大通孔，降低过孔电阻与寄生电感；双面SMT组装与翘曲控制。
图2：10000A场景下横向供电与垂直供电的I²R损耗差异图片来源：
Google Cloud
2.4关键使能技术
垂直供电模组：英飞凌TDM2454xx四相模块（电流密度2A/mm²，内嵌电容层）、MPS ZPD系列（官方策略为1000A以下采用横向、以上采用垂直）。TLVR电感：耦合电感结构，瞬态等效电感降至传统方案的1/4~1/5。埋嵌去耦电容：将电容埋入基板或转接板实现就近去耦。48V直供架构：同等功率下电流为12V体系的1/4、损耗为1/16，机柜向800VDC演进（NVIDIA官方口径2026年三季度量产）。
三、VPD的技术优势
表1：PDN阻抗、传输损耗与输出电容需求对比（LPDvsVPD）
TSMC于APEC披露的板级数据表明，传统PDN电阻约90~140μΩ，转向VPD后降至10~15μΩ，路径损耗降低约89%，该部分损耗在整机供电中占比可达两三成，转化为热量直接推高数据中心PUE与长期运营成本；Vicor白皮书测试显示，深集成路线可进一步将PDN电阻压至5~7μΩ，配电损耗最高下降95%。供电路径由厘米级压缩至毫米级，瞬态响应能力显著改善，主板正面空间得以释放给HBM与高速互联。
产业进展方面：谷歌TPU已有三代VPM量产（APEC2026论文《Feeding10000AMLChip》）；NVIDIA被多方报道将于Rubin代际采用VPD；国内元脑服务器于2025年9月发布1000A+多相垂直供电方案（瞬态响应2700A/μs）；英飞凌与台达已宣布联合开发垂直供电模组。
四、埋嵌电容/电感：VPD的核心无源部件
埋嵌无源元件是VPD架构实现低回路电感与高去耦效率的关键技术，其核心在于将电容与电感嵌入基板内部，缩短电流回路面积。
4.1技术原理：回路电感决定去耦有效性
去耦电容的高频有效性由等效串联电感（ESL）决定，其物理来源为电流回路面积：电容距芯片越近，回路面积越小，ESL越低；
电容经埋嵌方式集成于基板内部后，电流回路面积较表面贴装显著缩短，ESL相应大幅降低。谷歌实测的去耦电容位置有效性排序为：基板内>>主板PCB>VPD模块表面。
图3: H. Gan, et al. "Vertical Power Delivery for 1000 Amps Machine Learning ASICs." 2024 IEEE APEC, 2024
4.2埋嵌电容的实现形态
高密度MLCC埋嵌为公司当前的核心实现形态：将多层陶瓷电容（MLCC）经激光开腔埋入基板内层，经μVIA实现电气互连。相比表面贴装，高密度MLCC埋嵌可实现更紧凑的结构布局：电容阵列直接置于芯片投影区正下方内层，去耦回路缩短至毫米级，单位面积容值密度显著提升，同时释放基板表面空间供功率器件与信号布线使用。
4.3埋嵌电感：TLVR架构
TLVR（Trans-InductorVoltageRegulator）由谷歌在APEC2020提出：各相电感为1:1双绕组变压器，次级绕组串联构成闭环并外接补偿电感。稳态下有效电感高、纹波小，效率较分立电感方案提升0.8%~1.2%；瞬态下等效电感降至1/4~1/5，各相同步补能，输出电容需求相应缩减88%。
五、解决方案：埋嵌电容/电感集成模组的垂直供电应用
阿基米德半导体致力于打造新能源时代的世界一流的金刚石材料、功率器件及嵌入式模组厂商。公司业务涉及AIDC(（人工智能数据中心）、光伏储能充电、新能源汽车、低空经济以及具身智能等领域。公司联合阳光电源等全球龙头客户发起设立武汉阿基米德，聚焦先进材料与先进封装前沿技术，主营金刚石材料及嵌入式模组，致力于为AIDC、具身智能、低空经济、新能源等国家战略行业提供系统性解决方案。
面向VPD场景（以当前推进最快的PCB-VPD形态为主），公司提供以埋嵌无源元件为核心的集成电容/电感模组方案：
其一，模组形态。将高密度MLCC电容与电感埋嵌于小型基板内，形成集成化电容模组。
其二，应用方式。模组置于芯片封装正下方（对应谷歌VPM中电容板位置），与电源板垂直堆叠，构成完整垂直供电路径，实现毫米级去耦距离与最低回路电感。
其三，设计能力。基于目标阻抗法完成电容阵列配置与PDN阻抗优化，并提供埋嵌设计与可靠性验证（热循环、回流、翘曲）配套服务。
图4：阿基米德半导体埋嵌电容集成模组堆叠示意图
六、结语
垂直供电并非单一元器件的简单升级，而是芯片、电源IC、磁性器件、PCB基板与整机系统的全链条变革，已成为支撑AI算力释放的关键底座。阿基米德半导体以埋嵌电容/电感集成模组为切入点，为千安级AI芯片垂直供电提供核心部件与配套设计服务。
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